AMD no utilizará el actual socket FM1 para su próxima generación de APU codename Trinity este 2012, algo que muchos no lo tomarán de buen agrado. Por otro lado Intel Ivy Bridge va a seguir utilizando el socket LGA1155 con retro-compatibilidad con las actuales placas, pero Haswell no será tan compasivo para quienes buscaban mantener esa antigua placa P67 o Z68 ya que habrá una nueva interfaz: LGA1150.

Intel Haswell es el próximo “tock” del gigante azul, o sea una nueva arquitectura manteniendo el proceso de manufactura en 22nm del “tick” de Ivy bridge, el que a su vez es una optimización del actual “tock” Sandy Bridge. Por lo que muchas son las cosas que cambian cuando el reloj tecnológico pasa a su nuevo ciclo. Una de ellas es su socket, el que pase desde el actual LGA1155 (que derivo del LGA1156) al LGA1150, 5 pines menos. Esto era algo inevitable pensando que Intel ya mantendrá el 1155 para los nuevos Ivy bridge y que Haswell representa un cambio de arquitectura con nuevas interfases e integraciones. La nueva serie de chipsets debiera ser la octava con nombre código “Shark Bay”, pasando desde la serie 7 “panther point“, la que a su vez proviene de la  serie 6 “cougar point“.

Como ya hemos venido comentando Haswell tendrá importantes mejoras en gráficos integrados con multiGPU junto con su soporte DX11.1 y la evolución de las instrucciones AVX a las nuevas AVX2. Ahora se conocen nuevos detalles en cuanto a la capacidad de integración de este chip. Muchos de los actuales controladores presentes en el chipset de Sandy bridge e Ivy Bridge (CPU Core VR, Gfx VR, Sys Agent VR, IO VR, y PL) pasarán a formar parte del núcleo de Haswell, conformando una mayor integración dentro del chip… No están pensando mal si lo que busca con esto Intel es asemejarse al diseño de procesadores actuales ARM, presentes en dispositivos como tablet y smartphones. Algo que se veía venir y no sólo Intel piensa así, si no que AMD también hará lo suyo integrando el chipset en el CPU con la tercera generación de procesadores APU. La idea de esto es hacer un chip más pequeño, menos costos de fabricar, con mayor rendimiento al tener todos los dispositivos juntos (se habla de un 20% de mejora) y por sobre todo un menor consumo.

Fuente: VR-Zone

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